摩爾定律那輛曾經(jīng)狂飆的列車，現(xiàn)在明顯有點(diǎn)跑不動(dòng)了。為了榨干哪怕一點(diǎn)點(diǎn)的性能紅利，行業(yè)把目光從單純的“縮小制程”轉(zhuǎn)向了“堆疊積木”。2.5D、3D封裝、Chiplet（芯粒）技術(shù)成了新寵。這聽起來很美，邏輯是把不同功能、不同工藝的小芯片拼在一起，實(shí)現(xiàn)1+1>2的效果。

但對(duì)于做測(cè)試的工程師來說，這簡直就是一場(chǎng)噩夢(mèng)的序幕。

以前測(cè)試SoC（片上系統(tǒng)），邏輯很簡單：探針扎在芯片表面的焊盤上，加電，跑向量，看良率。芯片是個(gè)平面，所有的I/O端口都攤開來讓你測(cè)?，F(xiàn)在好了，先進(jìn)封裝把芯片堆成了“摩天大樓”。你面對(duì)的不再是單一裸片，而是一個(gè)復(fù)雜的立體系統(tǒng)。這時(shí)候，探針扎哪里？這是個(gè)問題。

第一個(gè)攔路虎，就是“可訪問性”危機(jī)。

在3D堆疊里，除了最底層的裸片，上面的芯粒I/O端口都被藏在肚子里，物理探針根本碰不到。傳統(tǒng)的物理接觸測(cè)試法失效了。你總不能為了測(cè)中間的一層，把樓拆了吧？所以，測(cè)試架構(gòu)必須變?，F(xiàn)在大家都在談IEEE 1838標(biāo)準(zhǔn)，試圖通過內(nèi)部的高速串行通道，把測(cè)試信號(hào)“穿透”進(jìn)去。這不僅增加了設(shè)計(jì)的復(fù)雜度，還得在芯片設(shè)計(jì)之初就把DFT（可測(cè)試性設(shè)計(jì)）嵌進(jìn)去。以前測(cè)試是后端的事，現(xiàn)在必須前置到前端設(shè)計(jì)環(huán)節(jié)。

緊接著是“KGD”（已知良品裸片）的賭局。

這就好比蓋樓，如果你用了壞磚頭，這樓蓋得再高也得塌。在先進(jìn)封裝里，如果你把一顆有瑕疵的芯粒封裝進(jìn)昂貴的基板，一旦最后測(cè)試失敗，你報(bào)廢的不是一顆芯片，而是整個(gè)高價(jià)值的封裝體。這就倒逼我們必須在封裝前，確保每一顆芯粒都是100%的好品（Known Good Die）。但問題是，怎么在沒封裝的前提下，把芯粒測(cè)得像封裝后一樣準(zhǔn)？這直接推高了單顆芯片的測(cè)試成本。

別忘了還有一個(gè)讓人頭大的“熱”問題。

先進(jìn)封裝密度極高，功耗驚人。在ATE（自動(dòng)測(cè)試設(shè)備）平臺(tái)上跑測(cè)試向量時(shí)，芯片瞬間發(fā)熱量巨大。以前也許熱傳導(dǎo)還能湊合，現(xiàn)在中間夾著微凸塊和硅中介層，熱量散不出去。這就可能導(dǎo)致芯片在測(cè)試過程中過熱，出現(xiàn)誤判。到底是芯片真壞了，還是熱得跑不動(dòng)了？這中間的界限越來越模糊。

寫在最后

先進(jìn)封裝把芯片制造帶入了一個(gè)新維度，但也把測(cè)試逼到了墻角?，F(xiàn)在的測(cè)試工程師，不僅得懂電路，還得懂封裝結(jié)構(gòu)、熱力學(xué)，甚至材料學(xué)。這不再是拿著操作手冊(cè)按按鈕就能干活的年代了。

各位同行，你們現(xiàn)在的產(chǎn)線上，遇到因?yàn)樯釋?dǎo)致的良率波動(dòng)多嗎？或者對(duì)于KGD的篩選成本，你們有什么獨(dú)門絕技？歡迎在評(píng)論區(qū)交流一下。